Fonksiyonel Doğrulamaya Giriş

Eğitim Şekli

Yüz Yüze

Ön Koşullar, Diğer Koşullar

Yok

Önerilen Destekleyici Dersler

Sayısal Tasarım FPGAlar ve VerilogHDL ile Sayısal Tasarım

Dersin İçeriği

The student who have attended this class should understand theverification process used in validating the functional correctness in today's complex ASICs and apply them on the field.

Haftalık Ders İzlencesi

1) Doğrulamaya Giriş
2) SystemVerilog Dili Yapı Taşları
3) SystemVerilog Dili Yapı Taşları
4) Yordamlar, Görevler ve Fonksiyonlar. Test Düzeneği ile Tasarımın Birleştirilmesi
5) Yordamlar, Görevler ve Fonksiyonlar. Test Düzeneği ile Tasarımın Birleştirilmesi.
6) Nesneye Yönelik Programlama
7) Rastgeleleştirme.
8) Proje Önerilerinin Alınması
9) Rastgeleleştirme. İş Parçacıkları ve Haberleşme.
10) İş Parçacıkları ve Haberleşme
11) Fonksiyonel Kapsama.
12) SystemVerilog Savları
13) SistemVerilog Savları
14) Gelişmiş Arayüzler
15) Gelişmiş Nesneye Yönelik Programlama ve Test Prosedürü Yönergeleri
16) Yarıyıl sonu sınavı

Önerilen/İstenen Ders Kaynakları

1- Spear, C. and Tumbush, G.SystemVerilog for Verification: A Guide to Learning the Testbench Language Features, 3rd Edition
2- IEEE, IEEE Standard for SystemVerilog— Unified Hardware Design, Specification, and Verification Language. New York: IEEE, 2009 (a.k.aSystemVerilog Language Reference Manual, or LRM)

Planlanan Öğrenim Faaliyetleri Ve Eğitim Yöntemi

1) Anlatım
2) Benzetim
3) Laboratuvar/Çalıştay
4) Problem Çözme
5) Proje Temelli Öğrenme

Değerlendirme Yöntemi ve Ölçütleri

Yarıyıl İçi Çalışmalarının Başarıya Oranı	70%
Sayı Yüzde Yarıyıl İçi Çalışmaları Laboratuvar 1 30% Proje 1 50% Sunum/Seminer Hazırlama 1 20%
Yarıyıl Sonu Sınavının Başarıya Oranı	30%
Toplam	100%

Dersin Eğitim Dili

İngilizce

Mesleki Uygulama

İstenmemekte