Kocaeli Üniversitesi / Avrupa Kredi Transfer Sistemi (AKTS)

Dersin Adı	Dersin Kodu	Dersin Türü	Dersin Düzeyi	Dersin Yılı	Dersin Verildiği Dönem	AKTS Kredisi
Fpgalar ile Sayısal Tasarıma Giriş	MEH443	Seçmeli	Lisans	3	Güz	5

Öğretim Elemanı Adı

Doç. Dr. Anıl ÇELEBİ

Dersin Öğrenme Kazanımları
Program Yeterliliği İlişkisi

Dersin Öğrenme Kazanımları

1) Karmaşık birleşimsel ve sıralı mantık devrelerinin tasarımını ve eniyilemesini yapar.
2) Verilog HDL ile birleşimsel ve sıralı mantık devrelerini modeller.
3) Verilog HDL ile birleşimsel ve sıralı mantık devrelerini davranışsal, yapısal ve saklayıcı aktarımı seviyesi kodlama yaklaşımlarını kullanarak modeller.
4) Birleşimsel ve sıralı mantık devrelerinin testi için gerekli test yordamları geliştirir.
5) Sayısal devrelerin çalışma ve zamanlama geçerlemelerini yapar.
6) Durağan ve dinamik zamanlama analizlerini yapar, yanlış yolları ve hataları bulur.
7) Birleşimsel ve sıralı mantık devrelerinin sentezlenmesini zamanlama, alan ve güç arasındaki ödünleşimi gözeterek gerçekleştirir.
8) Sayısal devrelerdeki güç dağılımını analiz ederek güç tüketimini en iyiler.
9) Sayılar devreler ve mikroişlemiciler arasındaki ilişkiyi kavrayabilme.
10) IP çekirdeklerini kullanarak sayısal devre tasarımıı yapar

Program Yeterliliği İlişkisi

		Program Yeterlilikleri
		1	2	3	4	5	6	7	8	9	10	11	12
Öğrenme Kazanımları
	1	Düşük	Düşük
	2
	3
	4
	5
	6
	7
	8
	9
	10

Eğitim Şekli

Yüz Yüze

Ön Koşullar, Diğer Koşullar

Yok

Önerilen Destekleyici Dersler

Sayısal Tasarım

Dersin İçeriği

Bu ders; sayısal tasarım metodolojisine giriş, birleşimsel ve sıralı mantık tasarımının özeti, verilog ile mantık tasarımına giriş, birleşimsel ve sıralı mantık devrelerinin davranış modelleri kullanılarak mantık tasarımı, birleşimsel ve sıralı mantığın sentezlenmesi, veri yolu denetleyicisi tasarımı ve sentezi, programlanabilir mantık ve kayıt aygıtları, sayısal işlemci algoritmaları ve mimarileri, aritmetik işlemci mimarileri, sentez sonrası tasarım adımları: sentez sonrası tasarım geçerlemesi, sentez sonrası zamanlama geçerlemesi, ASIC zamanlama ihlallerinin elenmesi ve hatalı yolları kapsar.

Haftalık Ders İzlencesi

1) FPGA Mimarisi
2) FPGA temelli tasarım akışı
3) FPGA temelli tasarımların sentezlenmesi
4) FPGA temelli tasarımların gerçeklenmesi ve benzetimi.
5) FPGA temelli tasarımlara kısıt eklenmesi
6) FPGA temelli tasarımların sahada test edilmesi
7) FPGA temelli tasarımların bir işlemci ile bütünleştirilmesi
8) Proje önerilerinin alınması
9) IP çekirdekleri ile sayısal devre tasarımı
10) FPGA üzerindeki bir gömülü sistemin sahada test edilmesi.
11) Yazılım ile donanımsal hızlandırıcı tasarımı
12) Proje ilerleme sunumları
13) Proje ilerleme sunumu
14) Proje ilerleme sunumları
15) Proje final sunumları
16) Yarıyıl sonu sınavı

Önerilen/İstenen Ders Kaynakları

1- Michael D. Ciletti, "Advanced Digital Design with VerilogHDL," Prentice-Hall, ISBN: 0-13-121974-X
2- D.R. Smith and P.D. Franzon, "Verilog Styles for Synthesis," Prentice Hall, 2000. ISBN. 0-201-61860-5.
3- S. Sutherland, S. Davidman, P. Flake, "System Verilog for Design," (Kluwer), 2004, ISBN 1- 4020-7350-8.
4- Thomas and Moorby, "The Verilog Hardware Description Language," 3rd edition, Kluwer Academic. ISBN 0-7923-9723-1.

Planlanan Öğrenim Faaliyetleri Ve Eğitim Yöntemi

1) Anlatım
2) Benzetim
3) Laboratuvar/Çalıştay
4) Problem Çözme
5) Proje Temelli Öğrenme

Değerlendirme Yöntemi ve Ölçütleri

Yarıyıl İçi Çalışmalarının Başarıya Oranı

70%

		Sayı	Yüzde
Yarıyıl İçi Çalışmaları	Laboratuvar	1	30%
	Proje	1	50%
	Sunum/Seminer Hazırlama	1	20%

Yarıyıl Sonu Sınavının Başarıya Oranı

30%

Toplam

100%

Dersin Eğitim Dili

İngilizce

Mesleki Uygulama

İstenmemekte

Fpgalar ile Sayısal Tasarıma Giriş

Elektronik ve Haberleşme Mühendisliği

Mühendislik Fakültesi

Lisans