Kocaeli Üniversitesi / Avrupa Kredi Transfer Sistemi (AKTS)

Dersin Adı	Dersin Kodu	Dersin Türü	Dersin Düzeyi	Dersin Yılı	Dersin Verildiği Dönem	AKTS Kredisi
Fpgalar ve Veriloghdl ile Sayısal Tasarım	MEH448	Seçmeli	Lisans	3	Bahar	5

Öğretim Elemanı Adı

Prof. Dr. Ali TANGEL
Doç. Dr. Anıl ÇELEBİ

Dersin Öğrenme Kazanımları
Program Yeterliliği İlişkisi

Dersin Öğrenme Kazanımları

1) Karmaşık birleşimsel ve sıralı mantık devrelerinin tasarımını ve eniyilemesini yapar.
2) Verilog HDL ile birleşimsel ve sıralı mantık devrelerini modeller.
3) Verilog HDL ile birleşimsel ve sıralı mantık devrelerini davranışsal, yapısal ve saklayıcı aktarımı seviyesi kodlama yaklaşımlarını kullanarak modeller.
4) Birleşimsel ve sıralı mantık devrelerinin testi için gerekli test yordamları geliştirir.
5) Sayısal devrelerin çalışma ve zamanlama geçerlemelerini yapar.
6) Durağan ve dinamik zamanlama analizlerini yapar, yanlış yolları ve hataları bulur.
7) Birleşimsel ve sıralı mantık devrelerinin sentezlenmesini zamanlama, alan ve güç arasındaki ödünleşimi gözeterek gerçekleştirir.
8) Ardışık düzenleme yöntemini kullanarak sayısal devrelerin zamanlama performansını artırır.
9) Sayısal devrelerdeki güç dağılımını analiz ederek güç tüketimini en iyiler.

Program Yeterliliği İlişkisi

		Program Yeterlilikleri
		1	2	3	4	5	6	7	8	9	10	11	12
Öğrenme Kazanımları
	1	Düşük
	2
	3
	4
	5
	6
	7
	8
	9

Eğitim Şekli

Yüz Yüze

Ön Koşullar, Diğer Koşullar

Yok

Önerilen Destekleyici Dersler

Sayısal Tasarım

Dersin İçeriği

Bu ders; sayısal tasarım metodolojisine giriş, birleşimsel ve sıralı mantık tasarımının özeti, verilog ile mantık tasarımına giriş, birleşimsel ve sıralı mantık devrelerinin davranış modelleri kullanılarak mantık tasarımı, birleşimsel ve sıralı mantığın sentezlenmesi, veri yolu denetleyicisi tasarımı ve sentezi, programlanabilir mantık ve kayıt aygıtları, sayısal işlemci algoritmaları ve mimarileri, aritmetik işlemci mimarileri, sentez sonrası tasarım adımları: sentez sonrası tasarım geçerlemesi, sentez sonrası zamanlama geçerlemesi, ASIC zamanlama ihlallerinin elenmesi ve hatalı yolları kapsar.

Haftalık Ders İzlencesi

1) ASIC tasarıma giriş
2) ASIC tasarıma giriş: Bileşimsel ve sıralı mantık devrelerinin özetlenmesi
3) Sayısal sistemlerde zamanlama tasarımı
4) Verilog ile tasarıma giriş
5) Verilog: Farklı kodlama yöntemleri
6) Sonlu durum makineleri
7) Hierarşi ve Bölümleme
8) Ara sınav/Değerlendirme
9) Tasarım Karmaşıklığı
10) Etkin tasarım teknikleri
11) Verilog 2001-2005
12) Test düzenekleri ve Geçerleme
13) Düşük güçlü tasarım
14) Test edilebilir tasarım
15) Alan programlanabilir kapı dizileri
16) Yarıyıl sonu sınavı

Önerilen/İstenen Ders Kaynakları

1- Michael D. Ciletti, "Advanced Digital Design with VerilogHDL," Prentice-Hall, ISBN: 0-13-121974-X
2- D.R. Smith and P.D. Franzon, "Verilog Styles for Synthesis," Prentice Hall, 2000. ISBN. 0-201-61860-5.
3- S. Sutherland, S. Davidman, P. Flake, "System Verilog for Design," (Kluwer), 2004, ISBN 1- 4020-7350-8.
4- Thomas and Moorby, "The Verilog Hardware Description Language," 3rd edition, Kluwer Academic. ISBN 0-7923-9723-1.

Planlanan Öğrenim Faaliyetleri Ve Eğitim Yöntemi

1) Anlatım
2) Benzetim
3) Laboratuvar/Çalıştay
4) Problem Çözme
5) Proje Temelli Öğrenme

Değerlendirme Yöntemi ve Ölçütleri

Yarıyıl İçi Çalışmalarının Başarıya Oranı

70%

		Sayı	Yüzde
Yarıyıl İçi Çalışmaları	Laboratuvar	1	30%
	Proje	1	50%
	Sunum/Seminer Hazırlama	1	20%

Yarıyıl Sonu Sınavının Başarıya Oranı

30%

Toplam

100%

Dersin Eğitim Dili

İngilizce

Mesleki Uygulama

İstenmemekte

Fpgalar ve Veriloghdl ile Sayısal Tasarım

Elektronik ve Haberleşme Mühendisliği

Mühendislik Fakültesi

Lisans