>
Dersin Adı | Dersin Kodu | Dersin Türü | Dersin Düzeyi | Dersin Yılı | Dersin Verildiği Dönem | AKTS Kredisi |
---|---|---|---|---|---|---|
Tümleşik Sayısal Devrelerin Fonksiyonel Olarak Doğrulanması | MEH567 | Seçmeli | Yüksek lisans | 1 | Bahar | 8 |
Doç. Dr. Anıl ÇELEBİ
1) Karmaşık birleşimsel ve sıralı mantık devrelerinin doğrulamasını yapar.
2) SystemVerilog ile birleşimsel ve sıralı mantık devrelerini doğrular.
3) Birleşimsel ve sıralı mantık devrelerinin testi için gerekli test planını hazırlar.
Program Yeterlilikleri | ||||||||
1 | 2 | 3 | 4 | 5 | 6 | 7 | ||
Öğrenme Kazanımları | ||||||||
1 | Düşük | |||||||
2 | ||||||||
3 |
Yüz Yüze
Yok
İleri Sayısal Tasarım
The student who have attended this class should understand theverification process used in validating the functional correctness in today's complex ASICs and apply them on the field.
1- Spear, C. and Tumbush, G.SystemVerilog for Verification: A Guide to Learning the Testbench Language Features, 3rd Edition
2- IEEE, IEEE Standard for SystemVerilog— Unified Hardware Design, Specification, and Verification Language. New York: IEEE, 2009 (a.k.aSystemVerilog Language Reference Manual, or LRM)
1) Anlatım
2) Tartışma
3) Gösteri
4) Grup Çalışması
5) Problem Çözme
Yarıyıl İçi Çalışmalarının Başarıya Oranı |
70% |
||||||||||||||
---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
|
|||||||||||||||
Yarıyıl Sonu Sınavının Başarıya Oranı |
30% |
||||||||||||||
Toplam | 100% |
Türkçe
İstenmemekte